前言：

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摘要

在美国，电能占一次能源使用总量的 40%，而且随着电动汽车、可再生能源发电和能源存储的出现，预计电能的使用量还将迅速增长，因此，电力电子产品正变得越来越重要。由于硅材料已达到极限，因此需要更适合大功率应用的新材料。β-相氧化镓（β-Ga2O3）的带隙为 4.9 eV，理论击穿电场为 8 MV cm-1，Baliga 优值为 3300，是 SiC 和 GaN 的 3-10 倍，因此是一种很有前途的超宽带隙（UWBG）半导体材料，可用于大功率和射频电子器件。此外，β-Ga2O3是唯一一种可以从熔体中生长的 WBG 材料，这使得低成本、高质量、可掺杂的大型衬底成为可能。在 β-Ga2O3和 β-(AlxGa1-x)2O3异质结构的高质量外延生长方面所做的巨大努力，已经为大功率和射频应用带来了高性能器件。在本报告中，我们全面总结了 β-Ga2O3场效应晶体管 (FET) 的研究进展，包括各种晶体管设计、沟道材料、欧姆接触形式和改进、栅极电介质和制造工艺。此外，还介绍了通过模拟提出但尚未在 β-Ga2O3中实现的新型结构。此外，还讨论了缺陷表征方法和相关材料制备、热研究和管理等主要问题，以及所研究的替代品中缺乏p型掺杂的问题。最后，还将概述商业用途的主要战略和前景。

1.简介

功率半导体市场在 2022 年增长了 30%，随着越来越多的电能通过功率电子器件传输，预计未来十年将由2019 年的 30% 持续增长至 80%[1,2]。大功率半导体应用分为大功率（低频）和高频、射频。Si 功率器件在击穿电压达到 6.5kV 时达到极限，并且具有高达 200◦C 的高温耐力[3]，而宽带隙（WBG）材料具有更高的效率、更大的额定功率、更高的开关速度和射频性能。虽然碳化硅（SiC）和氮化镓（GaN）一直是商用器件中占主导地位的宽带隙半导体，但是超宽带隙（UWBG）β 相氧化镓（β-Ga2O3）正逐渐成为下一代大功率和射频电子器件的材料。

β-Ga2O3的带隙为4.7-4.9 eV，理论击穿场强为8 MV cm-1，电子饱和速度高达2×107cm s-1。β-Ga2O3的反映直流传导损耗特性的巴利加优值（BFOM）和反映射频性能的约翰逊优值（JFOM），均高于氮化镓和碳化硅[4-7]。此外，β-Ga2O3 能够从熔体中生长出块状基底，使其与碳化硅和氮化镓相比具有显著的成本优势[8]。然而，β-Ga2O3也面临着缺乏浅 p 型掺杂剂和热导率低的困难和挑战，这对于散热至关重要的大功率器件应用来说尤其困难。尽管已制造出具有高性能的 p 型氧化物异质结构，但是有关 β-Ga2O3的研究大多仍集中在单极器件上。

随着材料质量和制造工艺的不断改进，大功率和射频 β-Ga2O3场效应晶体管 (FET) 取得了长足进步。据报道，大功率横向场效应晶体管的击穿电压高达 10 kV，BFOM 接近1GW cm-2，而垂直器件尚未实现类似的性能。限制垂直场效应晶体管的因素主要是缺乏 p 型掺杂剂，这最大程度地降低了电流阻断能力、栅极电介质质量、稳定性和稳健性[9]。第 3 节中讨论的许多在横向场效应晶体管上完成测试的场效应晶体管结构和材料改进方法，同样可以应用于垂直器件。由于 β-Ga2O3器件的单极性质，大多数 βGa2O3 FET 都是耗尽型（D-mode）或常开型。D 型场效应晶体管的闭态电漏比增强型（E 型）或常闭型场效应晶体管更为突出，但其制造难度更大，通常需要对异质界面进行能带弯曲，以耗尽现有沟道。射频场效应晶体管主要是横向器件，具有较薄的沟道层和高度扩展的栅极长度，可实现较强的栅极控制并减少寄生。利用δ掺杂和调制掺杂等技术，可形成具有高载流子浓度和迁移率的二维电子气体（2DEG）。据报道，该器件在高击穿电场下的最大振荡频率接近 50 GHz，显示了未来大功率射频 β-Ga2O3 FET 的发展潜力。随着该领域已经取得的巨大进步，β-Ga2O3 已成为大功率和高频应用的有力候选材料，但也并非没有挑战需要克服。

以往有关 β-Ga2O3 FET 的综述文章报道了器件设计和性能方面的时序发展[10]，或特别关注射频 FET [7]、E 型 FET [11]，或垂直GaN和β-Ga2O3 FET [9]。其他综述论文则涉及为大功率和射频应用而设计的场效应晶体管[12,13]。本综述通过分别讨论场效应晶体管制造的不同步骤，从结构、材料、欧姆触点、栅极电介质到材料制备，为当前和未来的 β-Ga2O3高功率和射频场效应晶体管研究人员提供帮助。文章还概述了各种材料和 FET 缺陷表征技术。

本文全面概述了 β-Ga2O3 FET 的研究进展、当前面临的挑战以及克服这些挑战的潜在策略。第 2 节讨论晶体结构和材料特性，包括 FOM 比较、晶体生长和外延生长以及 β-Ga2O3的掺杂。第 3 节回顾了许多最新的应用于大功率和射频方面的晶体管设计。第 3.1 节重点介绍已实现的结构，以及通过技术计算机辅助设计 (TCAD) 提出的结构。第 3.2 节概述了采用不同沟道和衬底材料的场效应晶体管，如沟道中的半绝缘同质外延层或异质结构层，以及高导热衬底。第 3.3 节回顾了用于形成高质量欧姆接触的金属和工艺，第 3.4 节概述了用于 βGa2O3 FET 的不同栅极电介质。第 4 节讨论了缺陷工程、各种表征方法和材料制备对提高界面质量的重要性。第 5 节概述了当前将 β-Ga2O3器件推向市场所面临的挑战以及步骤。第 6 节简要概述了 β-Ga2O3 FET 最有前景的应用和发展趋势。而后，第 7 节总结了 β-Ga2O3的进展，并展望了 β-Ga2O3的未来。

2. β-Ga2O3的晶体生长和材料特性

2.1不同物相

1952 年，Roy 等人利用加利亚凝胶-水体系发现了Ga2O3的五种同分异构体（α、β、γ、δ 和 ε），并确定 β 相为稳定形态 [14]。Yoshioka等人利用第一性原理计算发现，不同相的理论形成能依次为β < ε < α < δ < γ，证实了β-Ga2O3是稳定的，而其他多晶体则表现出亚稳态特性，在高温下转变为β-Ga2O3[15]。2013 年，Playford 等人通过 Ga5O7(OH)在 500 ◦C 以上的热分解发现了另一种亚稳态相（κ）[16]。Roy 等人和 Playford 等人汇编的相变见参考文献 [17]。

β-Ga2O3的晶体结构为单斜晶系，属于 C2/m 空间群，晶格常数为 a = 12.2 Å，b = 3.0 Å，c = 5.8 Å，α = 90◦，β = 104◦，γ = 90◦（图 1a）。这种独特的结构具有两个 Ga 位点（一个为四面体几何结构，一个为八面体几何结构）和三个 O 位点，导致其许多材料特性具有高度各向异性[18-21]。

图 1：（a）β-Ga2O3单胞。转载自 [22]。© IOP 出版社。经许可转载。版权所有。(b) β-Ga2O3 带图。经授权转载自 [19]。版权归美国物理学会 2017 年所有。

2.2材料特性

利用第一原理密度泛函理论（DFT）计算出β-Ga2O3的能带结构如（图 1b）显示，其间接带隙为 4.84 eV，直接带隙为 4.88 eV；然而，由于β-Ga2O3 的带隙非常接近，因此在很大程度上被认为是直接带隙半导体。导带色散估计电子有效质量≈0.28 me，其中 me 为静止电子质量。然而，价带几乎没有色散，因此，由于空穴的局部自俘获，价带显示出非常大的空穴有效质量[19,23]。

实验观测到的带隙范围在 4.7 到4.9 eV 之间 [19,24]，预测临界击穿电场 Ebr 为 6-8 MV cm-1。为了比较半导体在高功率应用中的优越性，人们开发了各种优越性指标（FOM），下面将对这些指标进行讨论。巴利加优值（Baliga FOM，BFOM）是对材料直流传导损耗的估计，定义为ε‧µ‧Ebr3（其中ε为材料介电常数，µ为载流子迁移率）和器件的 Vbr2 Ron,sp-1 （其中 Vbr 为击穿电压，Ron,sp 为具体的导通电阻）。βGa2O3的理论巴利加优值约为28 GW cm-2，是硅的3214倍。其他功率器件指标包括代表功率频率能力的约翰逊优值（JFOM）、衡量开关损耗的巴利加高频优值（BHFFOM）、表示功率密度和导热速度性能的凯斯优值，以及作为芯片领域要求指标的黄芯片领域制造优值（HCAFOM）。表 1 总结了 β-Ga2O3与其他材料相比的材料特性和优值[6,12,25]。

值得注意的是，β-Ga2O3在[010]晶向的热导率为 27.0 W m-1 K-1，而在[100]晶向的热导率为 10.9 W m-1 K-1[26]。与其他（超）宽带隙（(U)WBG）材料相比，[010] β-Ga2O3和[100] β-Ga2O3的热导率差异似乎并不大；然而，模拟结果表明，器件的最大温升与热导率呈递减关系，[100]和[010] β-Ga2O3的模拟最大温升分别约为105 ◦C和61 ◦C。另一方面，碳化硅和金刚石的模拟最大温升分别约为 34 ◦C 和 30 ◦C[27]。

在低于1018-1019的低掺杂浓度下，电子与极性纵向光学（LO）声子的相互作用被认为是主要的散射机制，从而将理论体迁移率限制在≤250 cm2 V-1 s-1，而在较高的掺杂浓度下，杂质散射则占主导地位[28-30]。尽管β-Ga2O3的迁移率较低，但β-Ga2O3保持比GaN 和 SiC更高的优值，这是因为β-Ga2O3与击穿电压呈平方或立方关系，而与迁移率仅呈线性关系。

表 1. 与其他半导体相比，β-Ga2O3 的材料特性和相对于Si的 优值 [6,12,31]。

2.3晶体生长

β-Ga2O3的最大优势之一是可以通过熔融生长实现超低成本、大尺寸（直径 100-150 毫米）、高质量衬底的潜力。β-Ga2O3是唯一可以从熔体中生长的宽带隙半导体，因此，β-Ga2O3晶片的成本预计将比 SiC 便宜约 80%[8]。不同的块状晶体生长技术有：导模法（EFG）[32,33]、悬浮熔融法（CZ）[34]、垂直布里奇曼（VB）[35,36]、浮区法（FZ）[37,38]和维尔纳伊法[39,40]。在所有方法中，EFG 迄今已生长出大尺寸、高质量、低缺陷密度且掺杂范围相对较宽的衬底 [22,41]。

2.4外延生长

目前已开发的 β-Ga2O3薄膜生长方法主要包括分子束外延（MBE）、等离子体辅助外延（PAMBE）、金属有机化学气相沉积（MOCVD）、卤化物气相外延（HVPE）和低压化学气相沉积（LPCVD）。MBE 的优点是能生长出杂质较少的高质量薄膜，并能精确控制生长速度和掺杂量（1016-1020 cm-3）。但是，它的生长速率较低，仅为 0.05-0.18 µm h-1，这使得它不适用于垂直器件中的厚外延层，但却是横向薄沟道器件的理想选择。PAMBE 使用活性氧源来帮助 β-Ga2O3薄膜的生长，并已被证明可降低背底（非故意）杂质浓度 [42-44]。MOCVD 也被称为金属有机气相外延 (MOVPE)，也能以 0.8 µm h-1 的较高生长速率生长出掺杂量可控（1017-8 × 1019 cm-3）的高纯度薄膜，且成本低于 MBE，这使得MOCVD 有利于大规模生产。HVPE 的最小掺杂浓度为 1015 cm-3 量级，生长速率相当高，据报道最大生长速率为 250 µm h-1。因此，它被用于垂直器件的厚外延层生长 [45]。HVPE 生长速率较高是以薄膜质量较低，表面较粗糙，缺陷较多为代价的。LPCVD 是一种可规模化且成本较低的方法，可生产出高质量的薄膜，生长速率在 0.5 到 10 µm h-1 之间，掺杂量在 1017-1019 cm-3 范围内可控，并具有异质结性能 [46,47]。LPCVD 是三种生长技术中使用最少的，但可以为大规模生产水平的 β-Ga2O3晶圆提供途径。此外，与 HVPE 不同的是，MBE、MOCVD 和 LPCVD 可以生长异质结构。关于这些生长方法的更多详情，请参阅文献[17,48,49]。

2.5掺杂策略

我们利用 DFT 计算找到了 β-Ga2O3带隙中各种杂质、氧空位 (VO) 和镓空位 (VGa) 的能级。氧空位是导带（EC）下方 超过1 eV的深施主，而镓空位是价带（EV）上方 超过1 eV的深施主 [50,51]。这些空位对传导没有贡献，只是起到掺杂补偿的作用。通过 DFT 发现的浅施主包括 SiGa(I)（GaI 位点中的Si杂质）、GeGa(I)、SnGa(II)、ClO(I) 和 FO(I)，其能级非常接近 EC [52]；然而，实验中使用的供体大多是Si、Sn和 Ge [53,54]。N、Sr、Zn、Cd、Ca、Be、Mg 和 Fe 等受体杂质的能级都比 EV 高出 1.3 eV 以上，这表明不可能进行 p 型掺杂，这也是β-Ga2O3器件发展的一大挑战 [50,55]。深受主用于形成高阻半绝缘层。

利用随温度变化的霍尔和电导率测量值计算出MBE、LPCVD、CZ 和 EFG 样品中 Si 和 Ge 的施主能级在 EC 以下 15 到 31 meV 之间，表明为浅施主，而 Mg 和 Fe 的施主能级分别位于 EC-0.86 eV 和 EC-1.1 eV [53]。当载流子浓度接近 1015 cm-3 时，迁移率随载流子浓度关系的变化预计在 250 cm2 V-1 s-1 处趋于平缓，当载流子浓度超过 1017 cm-3 时，迁移率会显著下降（图 2）[31]。

图 2.各种晶体和薄膜技术生长的β-Ga2O3 层中，硅、锡和 锗掺杂的电子迁移率与载流子浓度的关系。经许可改编自 Chen 等人 [31] © 2023 John Wiley & Sons。

虽然使用常规方法无法实现 p 型掺杂，但一些研究小组已经观察到了当补偿供体减少时空穴更容易传导 [56]。通过使用两性锌掺杂降低载流子的平均自由程，薄膜 β-Ga2O3的 p 型电导率达到了 13.2 MV cm-1 的超高击穿场强，超过了β-Ga2O3的理论击穿场强 [57]。另一种在高 n 型电导率和 p 型电导率之间进行调节的技术是控制 H 的掺入，在 H 直接扩散后，观察到p 型电导率的受主态高于EV 42 meV，而在氧气中退火填充氧空位后观察到n 型电导率的施主态低于EC 20 meV [58]。

3. β-Ga2O3 FET 设计

下文回顾了许多当前的场效应晶体管设计，包括其结构、沟道材料、衬底材料、欧姆接触形成和栅极电介质。此外，还讨论了它们的工艺步骤、使用案例、优点和缺点。下表比较了用于 D 型大功率（表 2）、E 型大功率（表 3）和 D-/E 型射频应用（表 4）的多种不同器件设计。表 4 还包括成熟的 GaN HEMT 和新兴氢端金刚石 HEMT 的射频性能，以说明其他材料系统与 β-Ga2O3的性能差异。

表 2. D 型大功率场效应晶体管的性能比较。

表 3. E 型大功率场效应晶体管的性能比较。

表 4. D/E 型射频场效应晶体管的性能比较。

3.1β-Ga2O3 FET 结构

3.1.1. MESFET 和δ掺杂

图 3a 中的金属半导体场效应晶体管 (MESFET) 由 Higashiwaki 等人制造，它是第一个被证实的单晶 β-Ga2O3晶体管 [101]。Rajan 小组随后报告的许多 MESFET 都采用了δ掺杂技术 [60,88,102-106]。Krishnamoorthy 等人 [102] 于 2017 年首次开发了δ掺杂技术，试图在 PAMBE 外延层生长过程中改善硅掺杂。硅源迅速氧化，降低了 β-Ga2O3中的硅掺杂水平，产生了掺杂尖峰。每间隔 1 分钟对硅快门进行 1 秒钟的脉冲处理，可去除氧化物，并产生具有 UID 间隔的均匀高掺杂区域（图 3b），从而产生了用于 β-Ga2O3器件的δ掺杂方法。这就产生了二维电子气 (2DEG)、高电子迁移率晶体管 (HEMT) 行为，提高了载流子面浓度和迁移率，并降低了接触电阻和面电阻。与 MOSFET 相比，MESFET 的这些改进和更低的栅极电容使δ掺杂的 MESFET 更适合射频应用。在 "再生层 "一节中讨论的再生欧姆接触是δ掺杂 FET 达到 2DEG 所必需的，因为它被 UID β-Ga2O3所包围。Rajan 小组利用再生触点、栅极连接场板 (GFP) 和栅极长度 (LG) 低至 120 nm 的高比例 T 型栅极结构制造了δ掺杂的 MESFET，以改善其低频和高频性能，其 BFOM 值为 118 MW cm-2 [60]，迁移率为 95 cm2 V-1 s-1 [104]，电流增益截止频率 (fT) 为 27 GHz（图 3c）[88]。3.1.5 节和 3.1.7 节还分别讨论了 GFP 和 T 型栅极结构。

图 3. (a) 2013 年报道的首个 MESFET。经 AIP 出版社许可，转载自 [101]。(b) 快门脉冲方案和掺杂变化，显示交替的 UID 层和均匀掺杂层。转自 [102]。© 日本应用物理学会。经 IOP 出版有限公司许可转载。保留所有权利。(c) 具有高截止频率和最高频率的高比例δ掺杂 T 型栅极。© (2019) IEEE。经授权转载自 [88]。(d) 具有低温/高温生长层的三栅 MESFET，具有超高迁移率和可忽略的 I-V 回滞。© (2022) IEEE。经授权转载自 [63]。

Bhattacharyya 等人报道了高性能、非δ掺杂的横向 MESFET，他们结合使用了可实现 8.3 × 10-7 Ω cm2 低接触电阻率的再生欧姆触点 [107]、Vbr 高达 4. 4 kV 的 GFP [108,109]，以及由变温 MOCVD 生长层包围的鳍状沟道设计，实现了 184 cm2 V-1 s-1 的迁移率、可忽略的回滞和 0.95 GW cm-2 的 BFOM 值 [63]。Al2O3和 SiNx 等钝化层也可用于改善低频 BFOM 值 和高频的黄氏材料优值 (HMFOM)[63,66]。目前报道的最高击穿电压为 10 kV的场效应晶体管，采用具有 T 型栅极结构、源极连接场板 (SFP)、SiNx 钝化、氧退火 (OA)、硅离子注入、沟道区周围 UID 缓冲层以及用于器件隔离的 B 植入的MESFET 设计实现的[59]。这些器件改进将在后面的章节中详细讨论。

3.1.2. 自对准栅（SAG）场效应晶体管

自对准栅（SAG）场效应晶体管设计是一种众所周知的工艺，其开发目的是通过减小源极-栅极间距（LSG）来降低串联电阻和扩大器件规模，从而从根本上消除源极-栅极接入区。最早由 AFRL 开发的 β-Ga2O3 SAG FET 是通过使用等离子体辅助原子层沉积 (PA-ALD) 方法首先沉积 Al2O3栅极电介质来设计的，它起到离子注入帽的作用。为了保护栅极和漂移区，还图案化了能承受高离子活化温度的 W 或 W/Cr 难熔金属栅极。然后，通过硅离子注入法对源栅和漏栅接入区进行高深度掺杂，并在 N2 环境下900 ◦C快速退火 (RTA) 2 分钟 [89,110]。然后通过反应离子蚀刻 (RIE) 从漂移区蚀刻栅极金属，形成欧姆触点（图 4a）。在这些器件中测得接触电阻 (RC) 低至 1.5 Ω mm，面电荷密度 (ns) 为 4.96 × 1012 cm-2，霍尔迁移率为 48.4 cm2 V-1s-1[110]。据报道，这些早期的 SAG FET 的射频负载牵引连续波 (CW) 功率测量结果显示，在 1 GHz 频率下，其输出功率 (Pout)、换能器增益 (GT) 和功率附加效率 (PAE) 分别高达 715 mW mm-1、13 dB 和 23.4%（图 4a）[89,111]。

最近一种 PAMBE 生长的δ掺杂 SAG FET 结构采用了δ掺杂、原位 Ga 刻蚀栅极凹槽和原位 Al2O3 栅极介质生长技术，实现了低于 100 nm 的源栅和栅漏接入区[61]。首先生长 30 nm 的掺镁层以补偿基底/外延界面上的硅杂质，再生长 500 nm 的 UID 缓冲层。然后，生长两个相距 5 nm 的 δ掺杂层、另一个 40 nm 的 UID 层和一个 45 nm 的 n++ 覆盖层。n++ 覆盖层可替代离子注入，从而实现 SAG。SAG 制造工艺（图 4b）始于欧姆接触制备和 等离子体增强化学气相沉积 (PECVD)的SiNx，并进行图案化处理以暴露栅极区域。将样品放入 MBE 系统，在 550 ◦C 的基底温度和 1.5 × 10-7 Torr的镓流量氛围下对 n++ 覆盖层进行原位镓蚀刻。在 600 ◦C 的温度下去除镓液滴，然后在 400 ◦C 的温度下原位沉积 10 nm 的 Al2O3。采用共形非原位 ALD 方法在栅极和侧壁区域均匀沉积 60 nm 的 Al2O3。Al2O3的各向异性 RIE 和各向同性 BOE 湿蚀刻将栅极和侧壁介电层厚度分别减小到 20 nm 和 50 nm。对于本征 β-Ga2O3基底面上的横向场效应晶体管来说，其性能优于先前的 SAG 场效应晶体管，其源极-栅极接入电阻为 1.3 Ω mm，ns 为 2.8 × 1013 cm-2，迁移率为 65 cm2 V-1s-1，其直流和脉冲漏极电流峰值分别达到了创纪录的 560 mA mm-1 和 895 mA mm-1。由于栅极电介质质量较差或界面上镓滴残留，该 FET 表现出较高的栅极漏电流和较低的电流开/关比。如图 4b 中红色虚线所示，在直流测量中观察到漏极电流的下降，表明存在过度的自发热。尽管SAG FET 的应用尚未转嫁到垂直器件中，但仍有望提高低频和高频的工作性能。

图 4. (a) SAG FET 采用难熔金属W作为栅极 和硅离子注入技术进行自对准，LSG 为 0 µm。图中绘出了射频 Pout、GT 和 PAE 与 输入功率在1 GHz频率时 的函数关系。转载自 [89]。CC BY 4.0。(b) 通过使用生长的 n++ 覆盖层替代离子注入，实现了 SAG 工艺。高栅极漏电流和低开/关比表明，由于沉积过程或界面上残留的 Ga 液滴，电介质存在漏电流。经 AIP 出版社许可，转载自 [61]。

3.1.3. 沟槽/凹栅 FET

另一种场效应晶体管设计由 AFRL 于 2017 年首次实现[90]，即沟槽或凹栅设计，可将器件缩小到亚微米栅极长度，从而提高射频性能。文献[90] 中的场效应晶体管是在 180 nm 的n+ 沟道层上制作的，沟道层上有一个通过 MOVPE 生长的25 nm 的n++ 欧姆覆盖层。欧姆接触形成后，对 n++ 覆盖层进行蚀刻，并通过 PECVD 沉积 200 nm 的 SiO2 作为钝化层和场板电介质。在 SiO2 层上绘制出 0.7 µm 的栅极区域，并通过 RIE 蚀刻到外延层的近一半位置，然后采用ALD方法沉积 Al2O3层作为栅极介电质，并进行镍/金栅极叠层蒸发和互连器件蒸发（图 5a）。测得的截止频率（fT）和最大振荡频率（fMAX）分别为 3.3 GHz 和 12.9 GHz [90]。

尽管E 型场效应晶体管有助于降低离态功率损耗；然而，由于 p 型掺杂缺乏、空穴有效质量大以及空穴自俘获等原因，在 β-Ga2O3中很难制备出 E 型场效应晶体管。凹栅极方法是早期用于实现 E 型操作的少数几种方法之一，它通过蚀刻沟道区域，使剩余沟道因氧化物/外延和外延/基底界面的能带弯曲而完全耗尽 [112,113]。Chabak 等人[80] 研究了 200 nm 的掺硅 5.5 × 1017 cm-3外延层 的能带弯曲是由于 SiO2/β-Ga2O3界面的 5.5 × 1012 cm-2 表面态造成的，他们注意到大约 100 nm 的耗尽，以及 34 nm 的耗尽是由于掺铁衬底造成的。由于栅极凹进了 140 nm，实现了阈值电压（Vth）为 +2 V 的 E 型场效应晶体管（图 5b）。据报道，外延层厚度为 200 nm、蚀刻深度为 180 nm、LG 为 2 µm 的 E 型凹栅极场效应晶体管也具有很高的开关特性，其开/关驰豫时间为 4.0 ns/11.8 ns，上升/下降时间为 24.6 ns/82.2 ns（图 5c）。下降时间较长的原因是电子迁移率低和从界面态放电的速度慢。虽然开关损耗会随着开关速度的提高而降低，但高导通电阻（Ron）（根据图 5c 顶部图中VDS≈5 V 确定）会导致高导通功率损耗，这可能比开关损耗更具限制性 [114]。许多沟道场效应晶体管都会出现高导通电阻（Ron）和功率损耗增加的现象；不过，通过加入 SAG 进一步扩大 LG 范围，可以降低沟道电阻的影响。

图 5. (a) 首次报道的具有亚微米级 LG 的凹栅 FET。经授权转载自 [90]。(b) 首个 E 型凹栅极场效应晶体管及相应的传输和输出曲线。© (2018) IEEE。经授权转载自 [80]。(c) 凹栅极横向场效应晶体管的开关特性，其中导通驰豫时间 td(on) 被定义为 0.1Vgs 和 0.1Ids 之间的时间。同样，td（关）是 0.9Vgs 和 0.9Ids 之间的时间。类似地，上升时间 tr 是 0.1Ids 到 0.9Ids 之间的时间，下降时间 tf 是 0.9Ids 到 0.1Ids 之间的时间。© (2019) IEEE. 经授权转载自 [114]。

关于 E 型凹栅极场效应晶体管中掺杂和凹进深度的影响，已有各种 TCAD 研究报告。不同沟道厚度（外延厚度-凹槽深度）下的能带变化、电子浓度和 Vth 如图 6a 所示。在栅极和漏极偏压为零时，由于氧化物/外延层 和衬底/外延层 的耗尽作用，当沟道厚度降到 80 nm 以下时，电子浓度迅速下降，在 50 nm 时降到≈108 cm-3。75 nm 沟道的阈值电压接近 0 V，而 50 nm 沟道的阈值电压增加至 +4 V [115]。降低沟道层中的掺杂浓度可同时降低漏极峰值电流和提高 Vth，因此 1 × 1016 cm-3 的掺杂浓度会导致 E 型行为（图 6b）。从 I-V 传输曲线上看，凹槽深度越大（沟道厚度越小），Vth 值从≈-50 V 增加到接近 0 V，但 I-V 输出曲线上的漏极电流却减小了（图 6b）[116]。然而，在高 VGS 和 VDS 条件下，漏极电流几乎相等，这表明凹槽深度对漏极电流峰值的实际影响很小。图 6c [117]显示了一种略有不同的沟槽场效应晶体管设计，它使用了不同掺杂的本体和外延漂移层，以及贯穿整个漂移层的凹槽。从漂移层掺杂量为 3 × 1017 cm-3、主体掺杂量从 1 × 1013 到 1 × 1017 cm-3 不等的 I-V 传输曲线来看，只有当主体掺杂量为 1 × 1015 cm-3 或更低时才能实现 E 型操作，掺杂浓度越高，电流越大，Vth 反向值越大。在 VGS 为 0 V、NBody 为 1 × 1015 cm-3 和 NDrift 为 3 × 1017 cm-3 时的电子浓度二维视图（图 6c）显示，由于氧化物/本体界面的能带弯曲导致本体层完全耗尽，因此通常处于关闭状态。

图 6：（a）费米能级、Vth 和电子浓度随沟道厚度变化的凹栅 FET 的TCAD 模型研究。转载自 [115]；采用知识共享署名 (CC BY) 许可协议进行许可。(b) Vth 和电流密度随掺杂和凹槽深度变化的凹栅 FET 的TCAD 模型研究。转载自 [116]，版权（2023 年），经 Elsevier 许可。(c) 一种新颖的凹栅 FET 设计，具有不同的主体层和漂移层，凹槽完全穿过漂移层。体掺杂对 E/D 型操作的影响，以及低掺杂时通过体层的能带弯曲二维截面图。转载自 [117]。cc by 4.0.

3.1.4. 鳍式场效电晶体

第一个 FinFET 结构是 Chabak 等人在 2016 年设计的横向器件，采用电感耦合等离子体 (ICP) 过度蚀刻到衬底上，形成薄薄的 300 nm 三角形鳍片作为沟道（图 7a）[113]。栅极导致的沟道耗尽实现了 E 型操作，I-V 传输曲线如图 7a 所示。图 7a 中红色曲线所示的衬底传导是衬底表面未获补偿的载流子造成的。Hu 等人制造了各种垂直单鳍 E 型场效应晶体管[118-120]，其电流密度达到 1 kA cm-2，Vbr 为 1.6 kV，亚阈值斜率（SS）低至 80 mV dec-1，界面陷阱态密度（Dit）大于 6 × 1011 cm-2 eV-1。

据观察，界面陷阱通过耗尽沟道降低了场效应迁移率和电流密度，并通过加剧漏极诱导的势垒降低（DIBL）限制了击穿 [118]。后来，Li 等人制造出了单鳍和多鳍 E 型场效应晶体管，单鳍/多鳍电流密度为 2 kA cm-2/230 A cm-2，Ron,sp 为 35.2 mΩ cm2/25.2 mΩ cm2，BFOM 为 172 MW cm-2/280 MW cm-2，鳍宽 (Wfin) 为 0.15 µm。多鳍场效应晶体管的另一个优点是，与单鳍场效应晶体管不同，电流扩散不会大幅改变有效面积，从而使 BFOM 和 Ron,sp 不那么模糊。制造过程是在导电衬底上采用HVPE方法生长的 掺杂量为 2 × 1015 cm-3的10 µm 外延层上进行的。首先，在 1000 ◦C 下对外延层进行硅离子注入并激活，以形成源极欧姆接触，然后通过电子束光刻和干法蚀刻形成亚微米级鳍状通道。在背面沉积了钛/金叠层作为漏极触点，并使用ALD 方法沉积35 nm 的Al2O3作为栅极电介质。

溅射铬栅极金属，采用 SAG 工艺进行图案化处理，使其与ALD-Al2O3的间距为120 nm。最后，溅射钛/铝/铂叠层，形成源极和与源极连接的场板。在氮气、 350 ◦C 条件下退火 (PDA) 前后对器件进行了测量，结果显示器件有了显著改善（图 7b）[81]。研究表明，随着 Wfin 和 ND 的增加，Vth 会显著降低（图 7c），从而为正常关断器件提供了一个小窗口。前面提到的 鳍式FET 是在 Wfin 小于 0.5 µm 和 ND 低于 1 × 1016 cm-3 的条件下制造的，因此 Vth 值为正。由于在外延生长过程中很难将硅掺杂到 3 × 1015 以下，因此在 HVPE 生长过程中通过氮掺杂 1 × 1016 cm-3 的电阻层可以显著降低 Vth 对 Wfin 的依赖性，并在 Wfin 高达 2 µm 时实现常断操作（图 7c）[121]。

图 7：(a) 横向 E 型 鳍式FET 和转移曲线，以及观察到的半绝缘衬底自由载流子导致的衬底传导。转载自 [113]。CC BY 4.0。（b）垂直多鳍 FET 的横截面。通过 PDA 显著改进的单鳍 FET的I-V 曲线以及多鳍 FET 的 I-V 曲线。© (2019) IEEE。经授权转载自 [81]。(c) 氮掺杂减轻了 Vth 对 Wfin 的依赖性，并在大 Wfin 时保持 E 型操作。© 日本应用物理学会。经 IOP 出版有限公司许可转载。保留所有权利。

尽管大多数垂直 鳍式FET 是在 (001) 基底面上制造的，但也有报道称在 (100) 方向基底上制造的垂直 鳍式FET 有可能减少内在生长缺陷 [122]。如第 3.1.1 节所述，使用高/低温 MOCVD 生长技术，横向三栅极 鳍式FET 也实现了高射频性能 [91]、0.95 GW cm-2 的高 BFOM 值和 184 cm2 V-1 s-1 的迁移率 [63]。

高选择性湿蚀刻技术--金属辅助化学蚀刻（MacEtch）是一种极具吸引力的无损伤蚀刻技术，可替代 鳍式FET 制造中通常使用的干蚀刻技术[123]。有关 MacEtch 技术和化学反应的更多详情，请参阅参考文献[124]。最近有报道称，通过 MacEtch 技术制造的横向 鳍式FET（图 8a）的长宽比为 4.2:1，Ron,sp 为 6.5 mΩ cm2，BFOM值 为 21 MW cm-2[125]。从[102]方向 90◦ 取向的 鳍式FET 上测得的最低 SS、Vth 和回滞分别为 87.2 mV dec-1、-6.9 V 和 24 mV（图 8a）。先前的研究表明，垂直于 [102] 方向的鳍片具有最垂直的侧壁和最低的 Dit（2.73 × 1011 cm-2eV-1）[126]。在高达 298 ◦C 的高温条件下对这些 鳍式FET 进行的直流 I-V 测量（图 8b）显示，闭态电流不断增加，开/关比降低，这归因于从源极到漏极的热离子发射；由于栅极金属/氧化物和氧化物/半导体界面上的捕获/脱离，Vth 下降了≈20 V；回滞不断增加，最高达 4.29 V，SS 最高达 1.35 V dec-1，这表明界面或电介质发生了热降解[127]。

3.1.5. 栅极连接场板

众所周知，场板可以通过降低电极边缘附近的峰值电场来改善器件击穿。栅极连接场板（GFP）延伸到栅漏接入区，而大部分压降都发生在该区域，从而 "扩散 "了电场。Wong 等人使用 SiO2 作为 场板电介质，首次报道了 β-Ga2O3 GFP FET（图 9a）。图 9a 显示了在不同场板高度 hFP 和场板与漏极长度 LFP,D 下，栅极漏极边缘（上图中的符号 x 表示）和 FP 漏极边缘（下图中的符号 * 表示）的峰值电场 TCAD 仿真。增加 LFP,D 可以迅速减小栅极边缘的电场，而对 FP 边缘的电场影响不大。然而，随着 hFP 的增加，栅极边缘的电场会上升，而 FP 边缘的电场会下降，这表明 hFP 有一个理想的窗口 [128]。

图 8. (a) 通过 MacEtch 工艺制造的 鳍式FET 及其 TEM 图像。图中显示了 I-V 曲线以及 SS 和回滞相对于 [102] 的沟道角度的依赖性。与 [102] 垂直的沟道显示出最佳性能。(b) MacEtch 工艺制造的 鳍式FET 的 Vth、回滞、开/关比和 SS 的温度依赖性。结果表明界面和/或电介质存在热降解。经 AIP 出版社许可，转载自 [127]。

此后，又有其他二氧化硅 FP、聚合物钝化的二氧化硅复合 FP 和二氧化硅钝化的 SiNx FP 相继问世[64,92,108,109,129-131]，其中一些 FP 的击穿电压和 BFOM 值最高分别达到 8.56 kV 和 355 MW cm-2。SiNx 因其介电常数较高而更适合扩散电场，并能减轻最初在 AlGaN/GaN HEMT 中发现的虚栅效应[132]，但也被认为是 β-Ga2O3 FET 中电流分散[133]和串联电阻增加[134]的可能机制。

图 9.(a) GFP FET 横截面，符号 x 和 * 表示沟道中的峰值电场。符号 x（上图）和 *（下图）的位置显示了模拟击穿电场与 LFP、D 和 hFP 的关系图。© (2016) IEEE。经授权转载自 [128]。(b) 采用复合 PECVD-SiO2/ALD-SiO2 GFP 和 SU8 钝化以提高 Vbr 的场效应晶体管。经授权转载自 [131]。(c) GFP FET 与(b)中的类似，但将 SU8 作为 FP 的一部分并进行真空退火，从而提高了 Vbr 并降低了 Ron。© (2022)IEEE. 经授权转载自 [64]。

Singisetti 小组的 Zeng 等人使用了一种由厚度为 350 nm 的 PECVD-SiO2 组成的复合 FP，下面是密度更大、质量更高的 50 nm ALD-SiO2 层，以改善击穿性能 [129,130]。Singisetti 小组的 Sharma 等人随后对 GFP 设计进行了改进，在复合 FP 和 S/D 区域添加了聚合物 SU8 钝化层，达到了报告的最高击穿电压 8.03 kV（图 9b）和 8.56 kV（图 9c）[64,131]。高 Ron 导致低 BFOM值，但 FP 沉积前的真空退火使 Ron 下降了 10 倍，而 Vbr 变化不大（图 9c）[64]。

3.1.6. 源连接场板

源极连接场板 (SFP) 是另一种可行的 FP 策略，在这种策略中，源极金属延伸到栅极之外，可以说是一种在栅极区域和栅极侧旁的漏极更好的场扩散方法 [135,136]。最早的一种 SFP FET 在 2019 年测出了 50.4 MW cm-2 的 BFOM值（图 10a）[137]。图 10a 中的模拟电场剖面显示了使用 SFP 时的场扩散和峰值电场降低。T 型栅极结构可与 SFP 结合使用，以进一步管理电场，实现更高的 BFOM值，达到 277 MW cm-2（图 10b [65]），Vbr 达到创纪录的 10 kV（图 10c [59]）。

图 10. (a) 带有 SFP 的横向 MOSFET 和TCAD电场模拟剖面图，清晰显示了场扩散和电场峰值的整体降低。© (2019) IEEE。经授权转载自 [137]。(b) 具有 SFP 和 T 型栅极结构的 FET、击穿 I-V 和基准图。© (2020) IEEE. 经授权转载自 [65]。(c) 采用 SFP、T-栅、氧退火 (OA) 和 Bimplantation 进行器件隔离的场效应晶体管。蓝线/红线代表 40/100 µm 的 LGD，实心/空心符号代表没有/有 SFP。可观察到 10 kV 的击穿电压。© (2023) IEEE。经授权转载自 [59]。

3.1.7. T 型栅极

如前所述，T 型栅极的独特之处在于它不仅能改善场板结构的击穿效果[59,62]，还能在保持大横截面的同时通过减小 LG 来改善薄沟道 FE 的射频效果。这降低了栅极接入电阻，减少了电子传输时间，但不会降低噪声系数 [138]。图 11a-e 显示了各种 T 型栅极射频场效应晶体管结构，其中包括带有二氧化硅 FP 电介质的凹栅极（图 11a [139]）、带有植入沟道的空气 FP 电介质（图 11b,c [94,140]）、带有Al2O3钝化层的 MESFET（图 11d [66]）以及带有 SiNx 钝化层的二氧化硅栅极电介质（图 11e [93]）。图 11e 中的场效应晶体管具有迄今为止最高的频率 fmax=48 GHz 和 5.4 MV cm-1 的高击穿场强。图 3b [88]中还讨论并显示了一个 fT 为 27 GHz 的 T 型栅极 MESFET。采用 T 型栅极结构的射频场效应晶体管必须使用高度缩放的 LG（通常在 100-300 nm 范围内），射频性能才能达到峰值。

图 11. 图中显示了各种射频 T 型栅极场效应晶体管。(a) 采用凹栅结构的 FET。经 [139] 授权转载。(b) FET 使用空气作为 FP 电介质。经 AIP 出版社授权转载自 [140]。(c) FET 同时使用空气 FP 电介质和超薄植入沟道 [94]。(d) 采用 Al2O3 表面和栅极金属钝化的场效应晶体管。转载自 [66]。CC BY-NC-ND 4.0。(e) 采用 SiNx 钝化的 T 型栅极射频场效应晶体管，其最高频率 fmax 和击穿场强分别为 48 GHz 和 5.4 MV cm-1。转载自 [93]，经 AIP 出版社许可。

3.1.8. 绝缘体上的半导体 (SOI)

β-Ga2O3的另一个重要特性是各向异性的解理面，这使得 (100) 面很容易剥离成纳米膜，类似于石墨烯。这使得在不同基底上制造β-Ga2O3器件，或与过渡金属二卤化物（TMDs）等非常规材料进行异质结合变得更加简单。

2014 年首次报道了 SOI β-Ga2O3 FET，将剥离的 β-Ga2O3层置于 p+ 硅晶片和热生长的285 nm 的二氧化硅作为栅极氧化物[141]。然后，通过背栅金属和顶部源极/漏极欧姆接触沉积，制造出 SOI FET。相应的 I-V 曲线证明，通过机械剥离 β-Ga2O3可以产生通道。其他 p+ 背栅 SOI FET 的制造和研究见文献 [68,82,142-151]。与非 SOI FET 相比，SOI FET 的一个优势是可以用 β-Ga2O3晶圆制造更多的器件，因此可以更便宜、更容易地进行传输、辐照、热效应等方面的研究。调节 Vth 的方法多种多样，如改变 β-Ga2O3沟道层厚度 [82,145]、氟等离子体 [147]、在背栅场效应晶体管的沟道上添加 p 型材料（如 p-SnO）[85]，以及在顶栅场效应晶体管上使用固定的背栅偏压 (VBG)。采用 VBG 的顶栅 FET 显示了跨导（gm）和 Vth 随 VBG 的变化而变化，当 VBG ≈ 6 V 时，Vth 为 0 V（图 12a）[152]。

其他关于缺陷对电流发散[148]、质子辐照[144]、散射机制[153]的影响，以及通过不同导热基底的热管理来改进器件的SOI FET研究已有报道 [71,73,154-159]。这些内容将在 "AlN/GO"、"SiC/GO "和 "Diamond/GO "部分详细讨论。高性能的 SOI FET 也已经实现，据报道，最高的迁移率达到 191 cm2 V-1 s-1（图 12b [85]），电流密度高达 1.5 A mm-1（图 12c [68]），使用 TMD-TaS2/β-Ga2O3异质结的 SS 为 61 mV dec-1，非常接近热离子极限（图 12d [160]），Vbr 高达 800 V [67]，BFOM 值为 100 MW cm-2。SiC 上的β-Ga2O3 FET 采用离子切割技术实现了 100 MW cm-2 的高 BFOM值，离子切割技术是在 SiC 上实现β-Ga2O3整合的一种新型异质晶片技术[156,159]。

图 12. (a) 采用 Vth 调制的 SOI FET，使用恒定的背栅电压积聚或耗尽沟道，而顶栅用于控制该器件。© (2019) IEEE。经授权转载自 [152]。(b) SOI FET 在沟道中使用浮动 p-SnO 层，获得创纪录的迁移率 191 cm2 V-1 s-1 [85]。(c) SOI FET 采用 p++ 背栅，掺杂量为 8 × 1018 cm-3，测量电流达到创纪录的 1.5 A mm-1。经 AIP 出版社许可，转载自 [68]。(d) 使用 TaS2 时，TMD 高肖特基势垒栅极的 SS 接近理想值 61 mV dec-1。经 Kim 等人授权转载 [160] © 2023 Wiley-VCH GmbH。

其他 SOI FET 将 β-Ga2O3纳米膜与各种 p 型二维材料（如 WSe2 [161,162]、MoTe2 [162] 和黑磷 (BP) [163]）及大功函数材料（如 NbS2 和 TaS2）集成在一起，以改善 SS（61 mV dec-1）和关态行为 [160]。双栅极场效应晶体管使用顶栅电介质（如 HfO2 [152]、h-BN [164]）和底栅电介质（如 p-Si 晶圆上的 SiO2），以改善栅极控制和 Vth 调整。在同一层上单片集成了顶部和底部石墨烯栅极，同时具有 E 型和 D 型场效应晶体管，这是首次提到的具有 E 型和 D 型场效应晶体管的 β-Ga2O3逻辑电路[165]。

3.1.9. 其他新型结构

前几节讨论的大多数设计都是在β-Ga2O3器件的早期阶段首次开发并反复改进的。在 TCAD 仿真的帮助下，可以初步提出具有巨大潜力的新型结构。最近提出的一种结构（2022-2023 年）包括带有自对准沟槽垂直栅极的横向场板 MOSFET（图 13a [166]）。从源极到漏极的沟道从 UID β-Ga2O3缓冲层开始，在源极区域进行离子注入。UlD 缓冲层将离子注入的源极与 n+ 水平沟道隔开，到达漏极。栅极的沟道部分落在 n+ 沟道下方，进入 UID 缓冲层。占主导地位的沟道变成了垂直的 UID 部分，它是高度可控的，不受高分辨率光刻技术的限制。这种结构已被提出用于 AlGaN/GaN HEMT，并证明能改善漏极电流和跨导 [167]。类似的 β-Ga2O3器件采用了带有 SiO2 FP 电介质的 GFP，以提高沟道中的 Vbr 和电流均匀性。

图 13. 尚未实现的新型 β-Ga2O3 FET 的 TCAD 仿真。(a) FP 自对准沟槽垂直栅极，其 Vth 值根据进入 UID 层的栅极沟槽厚度 tUID 而变化。© (2023) IEEE.经授权转载自 [166]。(b) 采用气隙电介质的 SFP，能更好地缓解器件边缘的电场。经授权转载自 [168]，版权归 Elsevier 所有 (2022)。(c) 带有 2DEG 的 GAA FET 可改善 Pout 和 fT。(d) 使用 p-CuO2 的 npn HBT 能带图和电流增益，但受 p 氧化物带隙、界面陷阱以及发射极和基极之间 CBO 的限制。转载自 [170]。© IOP Publishing.许可转载. 保留所有权利。

另一种建议的器件是带有 SFP 的横向 MOSFET，其中 FP 电介质为空气/SiNx，FP 在栅-漏漂移区与 SiNx 接触（图 13b [168]）。电场图（图 13b）显示了器件 1（建议的器件）、含有 GFP 的器件 2 和没有 FP 的器件 3。与器件 2 的 1.6 GW cm-2 和器件 3 的 106 MW cm-2 相比，建议的器件具有更高的 BFOM值（≈2.2 GW cm-2）。气隙器件的电容 Cgd 和 Cgs 略高于非FP 器件，导致 BHFOM 值略低，但总体 JFOM 值大得多，达到 7.8 THz V。

栅极环绕（GAA）场效应晶体管是另一种较新的10纳米以下的硅基场效应晶体管，但尚未在β-Ga2O3中实现。一种建议的 β-(AlGa)2O3/Ga2O3 GAA FP HEMT 模拟结果显示，其 Pout 高达 ≈22 kW，fT 为 2.4 GHz，体现了未来 GAA β-Ga2O3 FET 的潜力（图 13c [169]）。

由于 β-Ga2O3缺乏 p 型掺杂和极低的空穴迁移率，大多数器件只能单极工作。不过，最近 采用TCAD 对使用 p 型氧化物的潜在 β-Ga2O3异质结双极晶体管 (HBT) 进行了研究。使用 p-CuO2 的 npn 型结构显示出 HBT 行为和电流增益（图 13d），但电流增益和击穿电场都受到界面陷阱和 CuO2 低带隙（2.1 eV）的严重限制 [170]。他们提到，其他p 型氧化物（如氧化镍）同样适用。还可以使用 (AlxGa1-x)2O3层作为发射极，以降低进入基极的电子势垒。对于未来的设计，他们提出了少数载流子传输、发射极-基极 CBO 以及界面陷阱态密度阈值的规范。

3.2沟道和衬底材料

本节主要讨论使用不同材料和工艺设计的 β-Ga2O3 FET，而不是上一节讨论的 FET 结构和图案设计。

3.2.1. 电流孔径垂直晶体管和 U 型沟槽 MOSFET

垂直型场效应晶体管比横向型场效应晶体管更适合大功率应用，因为它们的功率密度更高，体积更小，击穿电压与漂移层厚度成正比，而横向器件的击穿电压与 LGD 成正比，牺牲了芯片面积。受 Si [171]、SiC [172] 和 GaN [173] 等器件的启发，电流孔径垂直晶体管 (CAVET) 使用电流阻断层 (CBL) 来降低离态漏极电流并提高开/关比。CBL 既可以从漂移层包围源极以实现 E 型操作（图 14a [83]），也可以留出一个开口/孔径让载流子进入沟道。对于后一种类型，E 型/D 型取决于沟道的掺杂程度 [69,83,174-176]。仅沟道掺杂量 nch 在 5 × 1017 到 1.5 × 1018 cm-3 之间变化的 CAVET 在掺杂量为 5 × 1017 cm-3 时显示出 E 型行为，而在其他掺杂量下则显示出 D 型行为（图 14b [174]）。改变孔径长度 Lap 会产生类似二极管的行为，随着 Lap 的减小，导通电压 Von 会增加，这可能是由于从 CBL 扩散的缺陷产生了 1011-1012 cm-2 的固定面电荷（图 14c [176]）。最初使用的是 Mg2+ 离子注入的半绝缘 CBL，但由于在退火激活过程中 Mg 扩散量较大，导致漏电流较高[175]。与镁相比，氮在β-Ga2O3中的热扩散率要低得多 [177]，因此，通过 N2+ 离子注入形成的 CBL 层的漏电流较小 [69,174,176,178]。

图 14.(a) 带 CBL 环绕源的 E 型 CAVET 横截面和传输 I-V 曲线。版权所有 (2022) IEEE。经授权转载自 [83]。(b) 通过 nch 变化实现的 E/D 型 CAVET [174]。(c) 不同 Lap 的 CAVET 的 I-V 输出曲线，显示类似二极管的导通行为。经 AIP 出版社许可，转载自 [176]。(d) 带 CBL 的 U-MOSFET。转自 [84]，经 AIP 出版社授权。

3.2.2. 氧退火

前几节提到的氧退火（OA）可提高 n 型 β-Ga2O3的电阻率。其可能的机理是减少氧空位，因为氧空位起着深层供体的作用，从而增加受体补偿 [180]。然而，由于单个晶胞中存在多个 Ga 和 O 位点，以及高温下可能发生的复杂置换，真正的机理仍存在一定的不确定性 [181,182]。人们首次观察到 OA 能够减少 UID 层造成的次级导电通道的影响，从而改善夹断、输出功率密度和高速性能 [95]。虽然有关 OA FET 的报道很少，但未来加入 OA 的可能性很大（图 10c）[59,84,183]。

3.2.3. 异质结构

▪️ 掺杂调制的 (AlxGa1-x)2O3/β-Ga2O3 FET

(AlxGa1-x)2O3/β-Ga2O3（AlGO/GO）异质结构由于导带偏移（CBO）≈0.6 eV 而在 AlGO/GO 接口附近观察到载流子禁锢现象，因而受到了深入研究[184,185]。第一批调制掺杂 FET（MODFET）在两个 UID-AlGO 层之间使用了掺杂 Ge 的 AlGO 层，从而在 UID-β-Ga2O3 下面产生了 2DEG [186]。然而，后来的大多数 MODFET 在 AlGO 层中加入了δ掺杂，与 AlGO/GO CBO 一起在靠近 AlGO/GO 界面的 UID-β-Ga2O3 内部产生了二维电子气。这避免了因 2DEG 层的掺杂物而导致的迁移率降低（图 15a）[187,188]。与δ掺杂场效应晶体管一样，通常使用再生欧姆接触来实现 2DEG 。

图 15. (a) 显示 2DEG 的带状图截面，以及使用δ掺杂的 AlGO/GO MODFET 在室温下高达 180 cm2 V-1 s-1 的测量迁移率。经 AIP 出版社许可，转载自 [187]。(b) 双异质结构 MODFET 的横截面。转自 [189]，经 AIP 出版社授权。(c) 异质结构 FET 横截面。经 AIP 出版社许可，转载自 [96]。

为了提高载流子浓度，我们采用了各种增强技术，例如具有 UID β-Ga2O3量子阱的双异质结构 MODFET（图 15b [189]），以及减小间隔长度（定义为 β-Ga2O3与 δ掺杂之间的距离，最小为 1 nm [190,191]）。2DEG 电荷密度通常在 1 × 1012-5 × 1012 之间，而在双异质结构、1 nm 间隔、高 K 栅极电介质 MODFET 中测得的最高电荷密度为 1.1 × 1013 cm-2 [79]。场板 [70] 和高 K 栅极电介质已被证实可将击穿提高到 5.5 MV cm-1[79]。

MODFET 的一种改进型产品被命名为异质结构 FET (HFET)，它使用了重掺杂的 AlGO 间隔层，而不是带有 UID 间隔层的δ掺杂层（图 15c）。电子束光刻技术将 LSG 缩小到 55 nm，降低了寄生电阻，报告的 fT 和 fmax 值分别接近历史最高值 30 GHz 和 37 GHz，在高达 250 ◦C 的温度下射频衰减极小 [96,97]。

▪️ 氮化铝/氧化铝

AlN 与 β-Ga2O3的 CBO 值≈1.7-1.86eV，极化诱导电荷更高，可产生 3 × 1013 - 5 × 1013 cm-2 的更大 2DEG 浓度，因此有可能成为 AlGO/GO MODFET 的更好替代品 [192-194]。目前，AlN/β-Ga2O3 HEMT 还没有制造出来，也没有相关报道；但是，多个 TCAD 仿真表明，这种 HEMT 有希望实现更高的频率操作，fT 可高达 166 GHz，fmax 可高达 142 GHz [195-197]。AlN 的热导率≈320 W m-1 K-1[25]，在 AlN/Si 基底面上的 SOI MOSFET 中也研究了 AlN 对 β-Ga2O3的散热优势，结果显示直流和脉冲 I-V 之间几乎没有电流发散（图 16a [71]）。

▪️ 碳化硅/有机玻璃

SiC 具有 370 W m-1 K-1 的高热导率，在与β-Ga2O3形成异质结构时主要用于散热[25]。通过 TCAD 模拟，β-Ga2O3 FET 中的 p-SiC 取代了半绝缘衬底，峰值温度降低了 100 ◦C。通过增加碳化硅厚度和掺杂 β-Ga2O3来避免碳化硅过早击穿，从而保持了较高的击穿电压和导通电流 [198,199]。已制造出的晶体管仅将碳化硅层用作散热器（图 16b）[72,159]，而其他晶体管则将 p-SiC 用作背栅[158]。图 16b 显示的是通过熔融键合形成的 SiC/β-Ga2O3复合 MOSFET [201]，与 β-Ga2O3衬底相比，SiC 衬底的温升大大降低 [72]。

▪️ 金刚石/有机玻璃

金刚石的热导率约为 2290 W m-1 K-1，在所有半导体中即使不是最高的，也是最高的之一。因此，金刚石常用于大功率应用中的散热，如在 GaN 中展示的微通道冷却机制 [5]。TCAD 模拟证实了使用纳米晶金刚石 (NCD) 衬底比使用 β-Ga2O3或 SiC 衬底更有优势 [202]。在 β-Ga2O3中，对金刚石衬底上的剥离纳米膜和金刚石衬底上的多晶 β-Ga2O3 ALD 生长都进行了热研究，由于多晶 β-Ga2O3的热导率较低，纳米膜的热边界传导性（TBC）更好 [157,203]。与蓝宝石衬底上的类似器件相比，金刚石上的 SOI MOSFET 漏极电流高达 980 mA mm-1，温升降低了 60%（图 16c）[73,154]。此外，一项关于各种器件热冷却方法的研究得出结论，就最低温升和热阻而言，性能最佳的解决方案包括从最靠近结点的顶部触点冷却器件（称为结侧冷却），通过热凸块与金刚石载体进行倒装芯片异质集成，以及热导率为 400 W m-1 K-1 的 NCD 钝化（图 16d 中标注为 FC3）[204]。

图 16. 使用氮化铝、碳化硅和金刚石进行的热研究。(a) 比较直流和脉冲 I-V 时，AlN/Si 基底面上的 SOI FET 显示出有效的散热。转载自 [71]。(b) SiC/GO 复合晶片 MOSFET 在高功率密度下温度显著降低。经授权转载自 [72]。美国化学学会版权所有，2023 年。(c) 采用金刚石衬底的 MOSFET，I-V 曲线与 FET 相比，其他衬底因自发热而出现明显的电流发散。转载自 [73]。CC BY 4.0。(d) 器件级冷却方法的模拟和比较。© (2019) IEEE。经授权转载自 [204]。

3.3

源极和漏极欧姆接触

本节介绍欧姆接触的设计，包括降低接触电阻和改善欧姆特性的金属、工艺和技术。

3.3.1. 金属和工艺

到目前为止，由于钛的金属功函数较低（≈4.3 eV），形成欧姆接触的最常见金属叠层是钛/金或钛/铝/镍/金[101,205]。在有关 β-Ga2O3器件的最早报道中，BCl3 RIE 是在金属蒸发和脱离后进行的 [206]，但最近的报道则采用了在 N2 中于 400-500 ◦C 温度下进行 1 分钟的 RTA。对 Ti/Au 界面反应的综合研究发现，Ti 和 Au 的相互扩散以及与 β-Ga2O3部分晶格匹配的薄 Ti-TiOx 夹层是欧姆接触形成的原因（图 17a）[207,208]。此外，硅离子注入和 RIE 提高了钛/金欧姆接触的热稳定性并降低了电阻率 [209]。与 (010) 方向相比，钛/金欧姆接触在 (001) 和 (-201) 方向的性能更好，这可能是由于 (001) 和 (-201) 方向有更多的悬空键和更高的表面能[210]。

Yao 等人研究了各种金属（如 Ti、In、Ag、Sn、W、Mo、Sc、Zn 和 Zr）形成欧姆接触的能力，并得出结论：Ti/Au 在氩气中于 400 ◦C 温度下 RTA 1 分钟，可产生欧姆行为，接触电阻最小 [211]。温度在 500 ◦C 以上时，钛/金接触会退化，电阻率会增加。铟的功函数为 4.1 eV，在氩气中于 600 ◦C 退火 1 分钟后也显示出欧姆行为，但由于其熔点较低而不实用。所有其他金属都表现出伪欧姆或非欧姆行为，因此得出结论：在所用的九种金属中，钛/金是最理想的金属叠层。

已发现能在β-Ga2O3上形成欧姆接触的其他金属有 Mg/Au，其功函数为 3.8 eV [212]。由于镁氧化，电极电阻随着退火温度从 300 ◦C 升至 500 ◦C 而增加。在 300 ◦C 和 500 ◦C 温度下退火 37 天后发现电流密度不一致，而在 400 ◦C 温度下则相同，这表明电极具有长期稳定性。为了耐高温，在高掺杂（1 × 1019 cm-3）β-Ga2O3上采用难熔金属合金 TiW 欧姆接触是可行的 [213]。

图 17 (a) 形成有缺陷的 β-Ga2O3 和 TiOx 层，实现欧姆接触。转载自 [207]；采用知识共享署名 (CC BY) 许可协议进行许可。(b) 硅植入的有效掺杂与退火温度的关系，以及在 950 ◦C 退火后不同硅浓度的 I-V 曲线。转载自 [214]。© 日本应用物理学会。经 IOP Publishing Ltd. 许可转载。保留所有权利。(c) 通过对再生层（TLM-A）和沟道层（TLM-B）的 TLM 测量，再生欧姆接触降低了接触电阻。转载自 [107]。© 日本应用物理学会。经 IOP Publishing Ltd. 许可转载。保留所有权利。

3.3.2. 改进

减小欧姆接触电阻可改善低频和高频性能，因此是场效应晶体管设计的关键组成部分。

▪️ 离子注入

硅离子注入是降低接触电阻的首选技术，始于 2013 年 [214,215]，并已用于许多未来的 FET 设计中，以便在金属蒸发之前在源极/漏极区域形成 n+ 层。在 β-Ga2O3中，离子注入是通过首先沉积厚覆盖层和图案化以暴露植入区域来实现的。其次，必须反复确定植入深度和剂量，然后进行离子激活。在硅植入过程中，离子通常在 N2 中于 900-950 ◦C 下激活 30 分钟 [66,216]。图 17b 显示了退火温度对硅离子注入浓度（从 1019 到 1020 cm-3）的影响，理想的温度窗口在 900-1000 ◦C。有些器件采用不同的植入步骤，植入更多导电区域或半绝缘掺杂剂（如 N 或 Mg），如 CBL 或某些 E 型 FET 制备过程中[112,128,174,175]。最近，研究人员利用 900 至 1200 ◦C 的脉冲 RTA 对 n+ 区域进行了 Ge 离子注入，以激活掺杂剂。据报道，在 1100 ◦C 时，最低接触电阻率 (ρC)值为 4.8 × 10-7 Ω cm2，但在表面粗糙度增加的同时，还观察到离子的剧烈再分布现象 [217]。

▪️ 再生层

再生层是离子注入的一种替代方法，可避免高能离子和高退火温度造成的损坏。再生长层的制造过程概述如下：首先图案化一个牺牲层（通常是二氧化硅），然后蚀刻二氧化硅和暴露在源极/漏极区域的部分外延层。然后将样品放入生长室，生长出用于欧姆接触蒸发的 n+ 层，接着对牺牲层进行湿蚀刻，以去除源极/漏极区域外的再生层 [104,107-109,187,189,218]。除了避免离子注入造成的损坏外，再生层还常用于δ掺杂 FET 或 MODFET 中的 2DEG 接触。再生长前的初始δ掺杂硅用于中和干蚀刻过程中掺入的任何可能损耗沟道的 F- 离子，使用转移长度法 (TLM) 确认沟道具有低接触电阻（图 17c [107]）。最近有报道称，使用高达 3.2 × 1020 cm-3 的掺杂量，β-Ga2O3 和 β-（AlxGa1-x）2O3 的 ρC 值最低分别为 1.62 × 10-7 Ω cm2 和 5.86 × 10-6 Ω cm2[219]。

▪️ 中间层

在 WBG 半导体中，添加具有较低带隙和/或较高掺杂浓度的中间层可以降低载流子进出接触的传输障碍。在 β-Ga2O3中，最常见的中间层是氧化铟锡（ITO）和氧化铝锌（AZO）。通过溅射沉积的 ITO 和 AZO 都被用于形成欧姆接触。欧姆接触是在 2 × 1017-3 × 1017 cm-3 掺杂浓度范围内的 β-Ga2O3外延层上形成的，ITO 的退火温度分别为 900-1150 ◦C 和 500-600 ◦C[220,221]，AZO 为 400-600 ◦C[222]。

▪️ 扩散掺杂（自旋玻璃）

扩散掺杂或玻璃自旋掺杂 (SOG) 是掺杂 β-Ga2O3和改善欧姆接触电阻的最不常用方法之一。与典型的离子注入或再生长方法相比，这种方法成本更低、制造工艺更简单，而且在激活过程中的扩散和表面掺杂峰值更可预测，是欧姆接触的理想选择。该工艺首先将掺有锡的 SOG 旋涂在β-Ga2O3外延层上，然后在 1200 ◦C、氮气中进行 3-5 分钟的 RTA 以激活掺杂剂，接着在缓冲氢氟酸（BFH）中浸渍 10 分钟以去除 SOG 层。据报道，SOG 的 ρC 值低至 2.1 × 10-5 Ω cm2，横向 MOSFET 的峰值电流密度和跨导率也有所提高，热稳定性高达 200 ◦C[223,224]。

3.4栅极电介质

3.4.1. 材料和工艺

栅极电介质材料的选择对于高性能的 β-Ga2O3 FET 至关重要。目前使用的主要材料是 (PA)-ALD Al2O3，因为它具有 6.4-6.9 eV 的宽带隙，同时具有阻挡电子和空穴的能力，而且成分与 β-Ga2O3相似 [225]。第一批 MOSFET 以及之前讨论过的许多 MOSFET 都使用 Al2O3 作为栅极电介质 [205,215]。虽然主要的沉积方法是 (PA)-ALD，但一些关于在 β-Ga2O3外延生长后立即使用MOCVD原位生长Al2O3的初步报告引起了人们的注意，这些研究测得了更低的界面缺陷密度和更高质量的 Al2O3，从而改善了击穿特性[226,227]。

第二种最常见的栅电介质是二氧化硅，其优点是带隙较高，约为 9 eV，但介电常数较低，这对电场分布很重要，稍后讨论。二氧化硅可通过 PECVD 或 ALD 方法沉积 [129,130]。

有报告称，在 ALD 沉积前使用溶剂、O2等离子体、食人鱼和 BHF 进行表面清洁，并在 250 ◦C 原位进行成型气体沉积后退火 (PDA) [228]，以及仅使用溶剂 [229] 或同时使用溶剂和食人鱼清洁 [230] 的 SiO2，均可获得较低的缺陷密度。

3.4.2 p 型栅极

最近研究的栅极电介质是 p 型材料。主要使用的材料有 p-NiO、p-GaN 和 p-SnO。p 型栅极场效应晶体管被称为异质结场效应晶体管 (HJ-FET)，它的独特之处在于，在提供垂直沟道耗尽以实现夹断的同时，还能通过栅极和沟道之间的 pn 结提高 Vbr。这使得沟道区域更厚、掺杂程度更高，从而在不降低 Vbr 的情况下实现更大的电流和更低的Ron。

▪️ p-NiO

P型NiO 具有 3.7-4.0 eV 的宽带隙和 1016-1019 cm-3 范围内的可控 p 型掺杂，作为 pn 异质结的候选材料备受关注。此外，最近在 p-NiO/n-β-Ga2O3异质结二极管上，β-Ga2O3的BFOM值的最高记录 为 13.2 GW cm-2[231]。P-NiO 通常在室温下进行溅射，空穴浓度使用 Ar/O2 比率进行调节 [75,232]。理论上，p-NiO 与 β-Ga2O3的 CBO 和 VBO 预计分别为 2.2 eV 和 3.3 eV，而由于溅射产生的多晶 p-NiO，实验观测值变化很大 [74,233]。据报道，P-NiO 栅极场效应晶体管的 BFOM值 为 0.39 GW cm-2[74]，而采用嵌入式栅极 p-NiO 双层、带有二氧化硅 FP 的 T 型栅极结构和食人鱼处理后，实现了可忽略的 4 mV 回滞、66 mV dec-1 的 SS 和 0.74 GW cm-2 的 BFOM值（图 18a [75]）。凹栅极也有助于制造 E 型场效应晶体管 [234]。不过，一个困难是当 pn 结变成正向偏压时，栅极漏电会增加。一种建议的解决方案是在 p-NiO 和栅极金属之间添加一层电介质，以抑制 pn 结正向偏置时的栅极漏电 [76,235]。与无中间层的 FET 相比，20 nm 的 ALD-SiO2中间层将栅极漏电降低了六个数量级，保持了 106 的开/关比，并将栅极摆幅从 3 V 提高到 13 V（图 18b）。

另外，采用降低表面电场 (RESURF) 和超结 (SJ) 技术的 FET（包含 p-NiO）已显示出击穿能力的提高，尽管还需要做更多的工作来改善其 BFOM值 [236,237]。

▪️ p-GaN

p型GaN 是另一种可用作 β-Ga2O3的p型 栅极材料，但目前仅在 TCAD 仿真中进行过研究。与 p-NiO 类似，它的主要作用是在不牺牲 Vbr 的情况下提高 Ron 值，以及通过耗尽下面的沟道实现正常关断操作。增加 p-GaN 层的掺杂和/或厚度可提高 Vth，因为有更多电荷可耗尽沟道 [194,238]。增加 p-GaN 掺杂对 gm 的影响很小，而增加 p-GaN 厚度则会降低 gm，原因是栅极控制能力减弱。在垂直鳍式场效应晶体管中，与镍/金等肖特基栅极金属相比，添加 p-GaN 作为栅极金属还能提高 Vbr，因为 GaN 的功函数更高，导致 p-GaN 栅极的垂直电子势垒≈5 eV，而镍/金栅极金属的垂直电子势垒≈2.5 eV（图 18c）。此外，与镍/金栅极 FinFET 相比，p-GaN栅极 FinFET 的 Vbr 更能抵御 Wfin 的增加[239]。

▪️ p-SnO

据报道，MBE 生长的 p-SnO 具有 0.7 eV 的窄带隙和与β-Ga2O3相似的 I 型能带排列，CBO 和 VBO 值分别为 0.49 eV 和 3.70 eV。然而，据报道，HJ-FET 的击穿电场≈2MV cm-1，这可能是由于MBE 生长高质量的 SnO 的缘故（图 18d）[77,240]。另一个关于 p-SnO 的报道是在 SOI FET 中使用溅射 p-SnO 作为背耗尽层，但不作为栅极。这使得 Vth 值升至 +40 V，并产生了 191 cm2 V-1 s-1 的创纪录高迁移率（图 12b [85]）。

3.4.3. 高 k 栅极电介质

在 β-Ga2O3器件中，高 k 电介质是一个研究较多的领域，尤其是其惊人的场扩散能力[241]。HfO2、BaTiO3 (BTO) 和 SrTiO3 (STO) 是最常用的高 k 电介质，其中 BTO 和 STO 被认为是极限 k 电介质，因为它们的介电常数可达 300 。早期的高 k 场效应晶体管报告使用了 ALD-HfO2，但这两种场效应晶体管都存在界面陷阱密度高的问题 [86,242]。后来一份关于使用 ALD-HfO2 栅极电介质的 SOI FET 的报告显示，其性能接近理想状态，回滞可以忽略不计，SS 为 64 mV dec-1，开/关比为 108。这一结果归功于 350 ◦C 的 HfO2高温沉积，形成了高质量的多晶层（图 12a [152]）。

图 18：(a) P-NiO 栅极 HJ-FET 的 BFOM 值为 0.74 GW cm-2，SS 超低，食人鱼处理导致的回滞可忽略不计。经 AIP 出版社许可，转载自 [75]。(b) 在栅极金属和 p-NiO 之间添加 SiO2 可增加 pn 导通，并使栅极摆幅增大。© (2023) IEEE。经授权转载自 [76]。(c) 使用传统（Con. ，蓝色）镍/金栅极接触的 FinFET 的 EC 电子势垒与使用 p-GaN 作为栅极金属的建议（pro. ，红色）器件的TCAD 模拟比较。转载自 [239]。© IOP Publishing.Reproduced with permission. 保留所有权利。(d) 通过 PAMBE 生长的 p-SnO 栅极电介质 HJ-FET。转载自 [77]。CC BY 4.0.

Xia 等人讨论了极 K 电介质通过增加异质结二极管中的势垒长度来降低峰值电场和隧道效应导致的过早击穿的能力[243]。Kalarickal 等人建立了 FET 中极 K 电介质的静电模型，利用电荷的极化在沟道中形成高度均匀的电场剖面，从而实现高度均匀的电荷密度和平均击穿场（图 19a）。然后，利用介电常数为 235 的极 K 电介质 BTO 制造了场效应晶体管模型，显示平均击穿场强提高到 4 MV cm-1，面电荷密度提高到 1.6 × 1013 cm-2[78]。Kalarickal 等人改进了他们的 FET 设计，首先在外延层上添加了 12.5 nm 的 ALD-Al2O3 低介质，以减少界面陷阱，并在溅射极 K BTO 时保护表面，从而使平均击穿场强达到 5.5 MV cm-1，BFOM 值达到 408 MW cm-2（图 19b [79]）。

3.4.4. 多叠层栅极电介质

如前所述，多叠层栅极可以同时具备两种材料的优点，例如参考文献[79]中的低-k Al2O3/极-k BTO 多叠层栅极电介质。文献[79] 中采用了低 k 值的 Al2O3/ 超高 k 值的 BTO 多叠层栅极电介质。Al2O3/HfO2和 HfO2/Al2O3栅极叠层之间的比较表明，由于 Al2O3 具有更好的载流子阻挡能力，HfO2/Al2O3/β-Ga2O3的栅极漏电减少了。两种叠层都显示出更高的介电常数和相似的 Dit [244]。另一项比较多晶（p-）/非晶（a-）HfO2与 p-HfO2/a-Al2O3栅极叠层的研究表明，p-HfO2/a-HfO2叠层的 Dit 更低，这表现在 p-HfO2/a-AlAl2O3的能带扭曲，有效势垒高度更大（1. 62eV，硬击穿场强为 9.1 MV cm-1，而 p-HfO2/a-Al2O3叠层的击穿场强为4.9MV cm-1（图 19c）。由于具有更好的漏电抑制能力，HfO2双层叠层在击穿方面也优于单层 p-HfO2[245]。同样，当在 Al2O3/β-Ga2O3之间加入SiO2作为中间层时，SiO2 的较高带隙将栅极漏电降低了 800 倍，击穿电场增加了 1.7 倍 [230]。多叠层栅极还通过Al2O3/Hf0.5Zr0.5O2 (Al2O3/HZO) 和 Al2O3/HfO2/Al2O3/HZO 用于铁电电荷存储，其中 HZO 极化在第一层叠层的Al2O3/HZO 界面和第二层叠层的HfO2中捕获电荷（图 19d）[87,246]。

图 19. (a) 在具有极 K BTO 栅极电介质的 2DEG 上施加负栅极偏压后的电荷曲线。© (2021) IEEE。经授权转载自[78]。(b) 采用低 k Al2O3/极-k BTO 栅极电介质的双层异质结构 AlGO/GO MODFET 的平均击穿电场达到 5.5 MV cm-1。© (2021) IEEE。经授权转载自[79]。(c) 与 p-HfO2/a-Al2O3叠层相比，p-HfO2/a-HfO2 的多叠层栅极电介质具有更强的击穿能力。经授权转载自 [245]。(d) Hf0.5Zr0.5O2 的多叠层栅极和极化捕获导致的铁电电荷存储。经 AIP 出版社许可，转载自[87]。

4. 缺陷工程

4.1缺陷

缺陷会严重降低器件的性能和可靠性，因此是任何半导体器件的重要研究领域。由于室温和高温测量仍然只能观察到带隙的一小部分，因此通常使用光子激发来获取整个带隙的陷阱信息，因此研究β-Ga2O3等WBG和UWBG半导体的深陷阱需要采用不同的表征方法。下面将讨论β-Ga2O3的各种陷阱表征方法，以及用于减少β-Ga2O3中陷阱的材料制备方法。

4.1.1. 表征

深能级瞬态光谱（DLTS）和深能级光学光谱（DLOS）是确定深能级陷阱能量和浓度的强大技术。DLTS 和 DLOS 是基于空间电荷区(SCR)陷阱中载流子捕获和发射改变了测量电容的原理。因此，电容瞬变通常用于确定陷阱能级及其在特定能级上的捕获和发射率，该能级由 DLTS 中的温度和 DLOS 中的光子能量决定。(U)WBG半导体需要DLOS，因为大多数DLTS系统被限制在EC以下或EV以上≈1 eV，这不足以全面表征(U)WBG材料。在 β-Ga2O3中通过 DLTS 和 DLOS 表征发现的陷阱如图 20a 所示。更多关于 DLTS/DLOS 原理和 β-Ga2O3中深层缺陷的详细报道见参考文献[247]。

DLTS/DLOS 主要表征体陷阱，而光辅助 C-V (PCV) 则可用于提取 β-Ga2O3/ 介电质界面的深层界面陷阱和介电质体陷阱。目前已报道了两种主要的 PCV 方法，其中第一种方法使用带隙以上的光，并将暗态和紫外光下的C-V曲线与表面电势∆V进行比较来计算Dt，Dt是界面陷阱态密度（Dit）和介电体陷阱密度（nbul）的总和。根据 Dt与tox 值的Y-截距可求得平均Dit 值（图 20b）。请注意，暗态 C-V 曲线是在所有界面陷阱填满后保持 10 分钟，从累积到耗尽的过程中测得的。在耗尽过程中，器件暴露在紫外光下以激发所有界面陷阱中的电子，并在紫外光照射后在黑暗中保持耗尽状态 10 分钟，以便产生的空穴移动到 Al2O3/β-Ga2O3界面 [248]。第二种方法使用至少两个亚带隙光源在低于EC的两个能量处清空界面陷阱。由此产生的平带电压偏移 (∆Vfb) 决定了 Dit。第二种方法的优点是不会产生可能成为误差来源的e-h对，而且可以找到比平均值更精确的Dit [249]。

通过比较暗态和紫外光条件下的阈值漏极电流，开发了一种 I-V 表征方法来确定供体和受体界面陷阱态密度，将 Von < VGS < Vfb 的范围归因于供体陷阱，而 Vfb < VGS < Vth 的范围归因于受体陷阱 [250]。

应力测量是另一种陷阱捕获特征的表征方法，其中应力 I-V 决定了 Vth 的不稳定性，而应力 C-V 则量化了陷阱电荷。在对β-Ga2O3 MOSFET 进行应力测量的研究中，观察到 Vth 与应力时间呈对数关系，并在 365nm紫外光照射后完全恢复。不同温度下的应力 C-V 也表明陷阱捕获遵循抑制模型，其中陷阱电子由于库仑斥力而抑制邻近电荷的捕获 [251]。监测正偏应力（PBS）和负偏应力（NBS）下的 Vth 位移和 Ron有助于识别导致场效应晶体管不稳定性和退化的陷阱。这已经在嵌入式栅极 [252]、p-NiO 栅极 [253] 和 β-Ga2O3/SiC 场效应晶体管[254] 中进行了研究。PBS 引发的不稳定性主要是由栅极氧化物中的边界陷阱造成的，而 NBS 引发的不稳定性则是由界面态和边界陷阱造成的 [252]。在 p-NiO 栅极场效应晶体管中，高 VGS 或长应力时间通过电离界面偶极子永久性地使 Vth 发生负向位移，从而中和了耗尽区中的电离电荷 [253]。如[156]所述，通过H+离子注入制备的β-Ga2O3/SiC场效应晶体管的PBS由于界面和边界陷阱捕获电子而使Vth在短应力时间内发生正向偏移。然而，在较长的应力时间内，观察到负的 Vth 位移和载流子浓度的增加，这归因于 H+ 间隙产生的浅供体或深受体镓空位的 H 钝化 [254]。

图 20. (a) 通过 DLTS 和 DLOS 发现的体陷阱水平。摘自 [247]。©经IOP出版公司许可复制。(b) PCV 方法，使用带隙以上的光求 Dt 和外推法获得平均 Dit。经AIP出版社许可，转载自[250]。(c) 通过图I-V 获得供体和受体界面陷阱态密度。©（2018）IEEE。经出版社许可，转载自[248]。(d) 应力 I-V 和应力 C-V 捕获的电荷。经 AIP 出版社许可，转载自 [251]。(e) 脉冲 I-V显示未钝化时（左）的电流发散和 SiNx 钝化后（右）相比改善显著。(f) 时间常数和活化能随温度变化测量的 I-V 拟合瞬态变程跳变机制。© (2021) IEEE。经授权转载自 [133]。

脉冲 I-V 在包括碳化硅和氮化镓在内的几乎所有材料系统中都得到了研究，它可以隔离缓冲区陷阱（在漏极脉冲的情况下）和表面/界面陷阱（在栅极脉冲的情况下）的影响 [255]。在一些 β-Ga2O3研究中，漏极回滞没有直流-射频发散，而栅极回滞则表现出明显的电流发散，这表明栅极下的β-Ga2O3/Al2O3界面附近的表面陷阱和漏、栅通道区的表面陷阱对射频性能影响很大，而缓冲区陷阱的影响则很小[96,133]。在栅极回滞测量中，SiNx 钝化改善了电流发散。此外，漏极电流瞬态拟合可提供有关陷阱时间响应和捕获/脱离机制（肖克利-里德-霍尔、可变范围跳变等）的信息，与温度相关的脉冲测量可提供陷阱的活化能。

4.1.2. 材料制备

众所周知，在β-Ga2O3中，衬底/外延层界面上存在硅污染（图 21a），这会产生寄生次级沟道，增加寄生电阻和电容[216]。此外，衬底/外延层界面处的能带弯曲会耗尽沟道[109]，半绝缘杂质会扩散到沟道区域。因此，缓冲层的生长有助于减轻硅污染造成的寄生沟道和衬底造成的沟道损耗。在掺δ的 MESFET 中，掺铁的半绝缘衬底会随着缓冲层厚度的减小而降低电荷密度和迁移率，并增加射频色散（图 21b [103]）。二次离子质谱（SIMS）深度剖面图显示，铁杂质向外延层扩散了近 200 纳米，这使得缓冲器厚度成为横向 β-Ga2O3 FET 的一个极其重要的特征。为了减轻第二个寄生沟道的影响，在衬底/外延层界面附近采用 10 秒打开/30 秒关闭/10 秒打开的脉冲快门方案，在 420 ◦C 温度下生长了Mg δ掺杂层，以补偿硅杂质浓度并降低器件漏电流。据报道，漏电流提高了 6 个数量级，传输 I-V 曲线中的回滞可以忽略不计（图 21c [106]）。

图 21 (a) 衬底/外延层界面的硅浓度峰值。转自 [216]。© 日本应用物理学会。经 IOP 出版有限公司许可转载。保留所有权利。(b) 来自半绝缘衬底的杂质和反向耗尽对迁移率、电荷密度和电流分散的负面影响。经 AIP 出版社许可，转载自 [103]。(c) 在衬底/外延层界面的 Mg δ掺杂，以补偿硅杂质并降低漏电流。转自 [106]，经 AIP 出版社授权。(d) 采用 CID-DLTS 技术，100 nm 缓冲层仅在 EC-0.77 eV 下出现缓冲陷阱，100 nm 和 600 nm 缓冲层均在 EC-0.70 eV 下出现缓冲陷阱。转载自 [105]，经 AIP 出版社许可。

在另一项研究中，使用等温恒定漏极电流 DLTS（CID-DLTS）观测到了 EC-0.7 eV 和 EC-0.8 eV 的两个缓冲陷阱能级，它们与铁掺杂的衬底有关（图 21d）。在缓冲层为 100 nm 和 600 nm 的 MESFETs 中都观察到了前者，而在缓冲层为 600 nm 的 MESFET 中则没有观察到后者，从而得出结论：EC-0.8 eV 处的陷阱与扩散到缓冲层中的铁有关，而 EC-0.7 eV 处的陷阱则与β-Ga2O3中观察到的点缺陷源一致。在使用 600 nm 缓冲层的 MESFET 中，射频发散并没有明显降低，而且 Vth 增大，这表明 EC-0.7 eV 陷阱在Ron退化和 Vth 不稳定中占主导地位[105]。

降低缺陷密度及其对器件性能影响的技术包括介电沉积前清洗、后沉积 (PDA) 和后金属化退火 (PMA)、原位介电生长和 MacEtch 器件制造。经食人鱼液处理后，可降低表面粗糙度和界面捕获电荷 Qit 从 1.4 × 1012 cm-2 降低到 3.2 × 1011 cm-2。在 500 ◦C 的 O2 或 N2/O2 条件下，经过食人鱼液处理后沉积 (PDA)的界面质量得到显著改善，平均 Dit 降至 2.3 × 1011 cm-2eV-1（O2 PDA）[256]。一项关于后沉积 (PDA)和后金属化退火(PMA)温度对界面质量影响的研究观察到，在 300 ◦C 到 600 ◦C 的低温沉积(PDA)后，在 N2 中进行 300 ◦C 后金属化退火(PMA)将 Vfb 转变为接近理想值，并将电荷固定在 1 × 1011 cm-2 的数量级；然而，由于镓和铝的相互扩散，当后沉积(PDA)温度从 700 ◦C 上升到 900 ◦C 时，后金属化退火(PMA)的对Vfb 几乎没有影响。在所有后沉积 (PDA)温度下，后金属化退火 (PMA)都会明显降低浅层 Dit 状态（PDA 温度为 300 ◦C时最低），但对深层 Dit 状态没有影响。从 300 到 900 ◦C，深层 Dit 状态只随着后沉积(PDA)温度的增加而减少，这与浅层 Dit 状态密度随着后沉积(PDA)温度的增加而增加形成鲜明对比（图 22a [249]）。Islam 等人 最近报道了一种溶剂（S）、O2 等离子体和食人鱼液（P）的表面清洁方法，然后是 BHF（B）表面刻蚀、PE-ALD Al2O3 和 250 ◦C 下的原位成型气体 PDA（FG-PDA），在第一和第二个 C-V 循环中实现了分别为 300 mV 和 80 mV 的 ∆Vfb、 而其他对比样品则表现出较大的第一和/或第二周期滞后和无累积（图 22b [228]）。另一项关于在 ICP 之后去除表面损伤的研究使用了四甲基氢氧化铵 (TMAH) 和自反应刻蚀 (SRE)，在 900 ◦C 下的 MBE 腔室中使用 Ga 通量，之后观察到随着 Ga 通量的增加，生长速率降低并出现负增长，Dit 降至 7.3 × 1011 cm-2eV-1[257]。自反应刻蚀 (SRE)的方法消除了表面损伤，改善了 C-V 特性（图 22c）。SRE 在进行原位栅极电介质生长时非常有用，正如另一个研究小组最初报告的那样，实现了 5.8 MV cm-1的高击穿场强和 6.4 × 1011 cm-2eV-1 的平均 Dit[226]。

MacEtch 并不完全是一种材料制备方法，而是 FinFET 制造的一种替代方法，可避免干蚀刻引起的损伤，其滞后仅为 9.7 mV，SS 为 87.2 mV dec-1[125]。

最近，仅使用食人鱼液表面处理的嵌入式 p-NiOx 栅极 FET 实现了可忽略不计的 4 mV 滞后、微秒转换和 66 mV dec-1 的接近历史最低水平 SS的器件[75]。这为在保持超低界面缺陷密度的同时最大限度地提高 β-Ga2O3 FET 性能提供了一条潜在的途径。

图 22. (a) PDA 和 PMA 对 Vfb 和 Dit 的影响。PMA 在减少固定电荷和浅层 Dit 方面都有改善，而对深层 Dit 的影响很小。经《AVS: Science & Technology of Materials, Interfaces, and Processing》许可，转载自 [249]。(b) 具有不同表面清洁度的 MOSCAP 的第一次和第二次 C-V 扫频。与其他方法相比，使用 FG-PDA 的 SPB 带来的界面缺陷最少。经授权转载自 [228]。(c) 比较 SRE 和 TMAH 在消除 ICP 损伤方面的 PCV。经 AIP 出版社许可，转载自 [257]。

5. 当前的挑战和主要战略

5.1缺乏p型掺杂

由于无法在 β-Ga2O3中获得浅层受体，因此无法制造同质外延 pn 二极管、保护环和超结器件。如前几节所述，采用 p 型材料（如 p-NiO、p-GaN、p-SnO 和 p-CuO2）作为异质结实现高 BFOM的器件已被研究。此外，p-NiO 栅极场效应晶体管的界面特性显示出无滞后、低 SS 和大迁移率，表明器件具有高质量的界面和最小的陷阱散射。虽然 p-NiO 是目前最有希望用于异质结的 p 型材料，但其通过溅射沉积和多晶特性会导致不均匀性和低成品率，这需要进一步研究。

一些研究小组报告了使用两性锌和氢扩散（见第 2.5 节）掺杂 p 型材料的情况；但此类器件尚未见报道。这些技术在高性能二极管和场效应晶体管中的可行性需要得到验证，才能在大功率和射频市场中得到广泛应用。

5.2低导热性

热导率低是β-Ga2O3器件的一个主要问题，尤其是在大功率应用中，自热是不可避免的。使用高导热衬底进行的各种热研究已有报道，在 GO/AlN、GO/SiC 和 GO/Diamond 章节中进行了讨论，并在图 16 中进行了说明。通过碳化硅离子切割技术或倒装芯片到金刚石载体，热凸块和 NCD 钝化将导热衬底异质集成似乎是一种很有前景的解决方案。

5.3单片集成和异质集成

迄今为止，大多数 β-Ga2O3器件都是独立的；然而，要充分发挥 β-Ga2O3 的潜力，必须将它们集成到电路中。单片集成是指在同一样品上设计的电路，迄今为止，使用 SOI D-/E 模式石墨烯栅控场效应晶体管的逆变器已经证明了这一点。射频场效应晶体管的放大器能力是通过使用 CW 功率测量确定其增益、输出功率和功率附加效率而获得的，这凸显了这些场效应晶体管在集成电路中的用途（表 4）。异质集成主要是使用 SOI FET 在高导热衬底上实现的。

虽然大多数器件都采用了机械剥离β-Ga2O3纳米膜的方法，但这种方法最适合概念验证，而不适合大规模生产。对于 β-Ga2O3，有两种晶圆到晶圆键合方法已得到证实，包括在 SiC 和 Si 衬底上使用 H+ 注入的离子切割法 [156] 和在 SiC 上使用 SiNx中间层的低温熔融键合法 [201]。另外一种改善降温效果的异质集成方法是将倒装芯片键合到金刚石载体上，但缺点是目前无法提供大尺寸的金刚石晶圆[204]。

5.4封装

封装基本上是器件级热管理之后的下一步。实验验证的冷却方法需要相应的转换为对大面积封装的设备。此外，器件级和封装级热管理必须共同设计。一个限制因素是器件软件和封装软件难以整合，因为两者都会简化对方的结果 [258]。

5.5光学效应和远程开关

宽带隙和接近直接带隙的β-Ga2O3为日盲深紫外（DUV）光电探测器创造了潜力，这也是基于 β-Ga2O3器件的一个持续研究领域 [6,259-261]。复杂晶体结构造成的吸收各向异性 [262]，以及从导带到氧和镓空位的强子带隙吸收 [263]，仍然是 DUV β-Ga2O3光电探测器面临的挑战。β-Ga2O3的光学特性可能在大功率射频放大器电路的远程开关方面具有潜在优势。远程开关是一种具有成本效益的技术，可以提高开关速度，同时减少或消除电气噪声。这已经在基于氮化镓的系统中进行了讨论 [264-267] ，并且同样适用基于β-Ga2O3 的系统。

5.6实际应用中的要求

在大功率应用中，Ebr 和 Ron,sp 比击穿电压和导通电流更重要。具有高 BFOM 的小面积器件应主要用作制造等效大面积器件的中间步骤，以满足实际应用中特定电流和电压额定值的要求。如果大面积器件性能不佳，这将有助于进一步了解需要对哪些器件进行优化。

6. 应用和趋势

β-Ga2O3场效应晶体管预计不会取代SiC和GaN场效应晶体管，因为它们已经商业化。虽然未来可能会出现这种情况，但目前的趋势是，额定电压和电流超过 GaN 和 SiC 器件的大功率 β-Ga2O3 FET 将用于超大功率应用，如电动汽车、轨道、电网、可再生能源存储等。大功率射频场效应晶体管还可用于电动汽车、电源转换器、数据中心和通信应用。β-Ga2O3射频场效应晶体管的出现困难重重，其性能仍低于GaN HEMT和较新的金刚石HEMT。然而，与高成本的金刚石相比，低成本的熔融生长技术，以及比氮化镓更高的理论值，都为高频β-Ga2O3器件展现了广阔的前景。高功率 β-Ga2O3 FET 显示了更高的击穿场强，超过了 GaN 的理论极限，因此射频 β-Ga2O3 FET 的潜在市场是中频（≈数十 GHz）、高功率射频 FET，其性能可超过高功率 GaN 射频 FET。

7. 结论与展望

总之，β-Ga2O3 FET 的设计取得了长足的进步，推动了其大功率和射频功能的发展。大功率场效应晶体管的击穿电压高达10kV，电流密度大于1kA cm-2 和1.5mA mm-1，BFOM值 为0.95GW cm-2。射频场效应晶体管的击穿场强高达 5.4 MV cm-1，工作频率高达 48 GHz，饱和速度高达3×106cm s-1。虽然许多场效应晶体管已经超过了硅的理论击穿场强，但与β-Ga2O3 相比仍有很大差距。从β-Ga2O3场效应晶体管的概述来看，主要有以下几点启示：

(1) 高质量外延生长和缓冲层的重要性不言而喻。迄今为止最高的 BFOM FET 报告了 184 cm2 V-1s-1 的最高迁移率，这是通过 MOCVD 不同的低/高温层实现的；

(2) SAG 对大功率和射频都至关重要，因为它可用于扩展器件几何尺寸和降低源极-栅极串联电阻。如有可能，横向和纵向场效应晶体管都应采用 SAG；

(3) 对于大电流，垂直晶体管是首选，因为电流与器件面积成比例，而不是像横向器件那样与沟道厚度成比例。FinFET 和 CAVET 的效果最好，其中 FinFET 的栅极控制能力更强，漏电更少，但复杂性更高。MacEtch FinFET 是一种非干式蚀刻替代方案；

(4) 常关断（E 模式）场效应晶体管对功率电子器件至关重要，因为它能降低断开状态的功率损耗，实现安全的高压操作，并简化功率开关电路。由于 β-Ga2O3中缺乏 p 型掺杂，因此需要采用嵌入式栅极（第 3.1.3 节）、低掺杂沟道和 CBLs（第 3.2.1 节）、小宽度 FinFET（第 3.1.4 节）、氧退火（第 3.2.2 节）和p 栅极材料（第 3.4.2 节）等方法来实现反转；

(5) FP 结构（GFP、SFP）包括 T 栅极对任何大功率器件都至关重要。高 k 值或极限 k 值 FP 电介质是提高击穿性能的一个有吸引力的选择；

(6) SOI 场效应晶体管对于导热、传输、新型栅极电介质等方面的研究非常有用。然而，它们在击穿电压和样品尺寸小方面受到限制。SOI 场效应晶体管应被视为概念验证，目的是将成功的设计应用到批量器件中；

(7) 通过 TCAD 模拟的新结构，如垂直沟槽栅极、GAA、空隙 FPs、HBTs 等，应在制造前用于评估设计的潜力；

(8) 射频场效应晶体管已在δ掺杂的 MESFETs、AlGO/GO MODFETs 和 HFETs 中实现，并与硅掺杂的 AlGO/UID-GO 形成 2DEG；

(9) 射频场效应晶体管的一个共性是其 T 型栅极结构，允许高度扩展 LG，同时保持低噪声数据；

(10) 据报道，射频场效应晶体管在使用或不使用 FP 电介质的情况下，工作频率高达 ≥27 GHz；

(11) 欧姆触点应始终采用一些改进措施，如再生长、离子注入或中间层；

(12) P-NiO 栅极电介质有望提高 BFOM，同时保持高质量/低缺陷密度界面。应添加高带隙电介质，以增加栅极摆幅，使其超过 pn 接通电压；

(13) 热管理至关重要，必须采用晶圆键合技术或使用高导热衬底的倒装芯片，以进一步提高器件性能；

(14) 对于大功率应用，场效应晶体管的FOM(s)必须是大尺寸的，以满足额定电流和击穿电压额定值的要求。

缺陷表征对 β-Ga2O3至关重要，需要针对 UWBG 材料调整或发明缺陷表征技术。材料制备对提高峰值性能至关重要，在制备的每个步骤都必须加以考虑。

器件级和封装级热管理和建模对于将 β-Ga2O3器件推向市场至关重要。实验表明，导热衬底的峰值温度显著下降，建模表明，通过倒装芯片和结边冷却进行晶圆键合可降低热效应。器件和封装必须同时设计和优化，但协同设计建模仍然是有限的。

总之，材料质量、制造、缺陷表征和缓解以及热管理方面的快速进步表明，一旦解决了所面临的挑战，β-Ga2O3器件将具有巨大的潜力，可迅速进入电力电子应用领域。

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来源： 半导体行业观察

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